화웨이, 칩 접기로 AI 반도체 한계 돌파 선언

화웨이 반도체 부문장 허팅보(He Tingbo)가 지난 5월 국제 학술대회 IEEE ISCAS에서 'LogicFolding' 아키텍처를 공개했다. 이 기술은 트랜지스터 미세화에 의존하지 않고 칩 성능을 높이는 새로운 설계 방식으로, 미국의 반도체 수출규제로 7나노 이하 공정 접근이 막힌 화웨이가 설계 혁신으로 활로를 뚫겠다는 의지를 담고 있다.

LogicFolding의 핵심 원리는 논리 회로를 기존 2D 평면 배치에서 3차원 구조로 '접어(Fold)' 재구성하는 것이다. 동일한 칩 면적에서 더 많은 연산을 처리할 수 있어, 7나노 수준 공정에서도 5나노 이하 경쟁사 칩에 근접하는 성능을 목표로 한다. 화웨이는 이를 'TAU 스케일링'이라는 새로운 개념과 함께 제시했다.

허팅보 부문장은 발표에서 '트랜지스터 수를 늘리지 않고도 성능을 끌어올리는 아키텍처 혁신이 새로운 스케일링 법칙을 만들 것'이라고 강조했다. 현재 LogicFolding은 FPGA(프로그래머블 반도체)에 적용한 프로토타입 수준으로 공개됐으며, 상용 실리콘으로의 전환은 추가 검증이 필요하다.

이 기술이 업계에서 주목받는 이유는 화웨이 내부 문제를 넘어 글로벌 반도체 설계 패러다임의 변화를 예고하기 때문이다. 인텔의 타일(Tile) 아키텍처, AMD의 칩렛 전략처럼 단일 칩 미세화 한계를 구조 혁신으로 극복하려는 흐름과 궤를 같이하며, 첨단 패키징 소재와 설계 자동화(EDA) 분야에 새로운 수요를 창출할 가능성이 있다.

LogicFolding 방식은 칩과 칩 사이, 레이어와 레이어 사이의 정밀한 접합 기술을 필요로 한다. 이에 따라 첨단 패키징 소재인 ABF 기판, 에폭시 봉지재(EMC), 열계면소재(TIM) 수요가 늘어날 수 있다. 국내 관련 소재 기업들은 해당 기술의 양산 전환 시점을 주시하며 기술 개발 방향을 검토 중이다.

화웨이의 설계 혁신은 미국 수출규제 이후 중국 반도체 생태계의 독자 기술 개발 속도를 단적으로 보여준다. 중국 파운드리 SMIC는 N+2 공정(7나노 수준)으로 화웨이 칩을 생산하고 있으며, LogicFolding은 이 공정의 성능 한계를 설계 단계에서 보완하는 역할을 할 전망이다.

설계 자동화 소프트웨어도 핵심 변수다. 화웨이는 미국산 EDA 툴(시놉시스, 케이던스) 사용이 제한된 상황에서 자체 EDA 개발에 속도를 내고 있다. LogicFolding 구조는 기존 EDA 툴로 최적화하기 어려운 측면이 있어, 독자 설계 환경 구축이 불가피하다는 분석이 나온다.

미국 반도체산업협회(SIA)는 화웨이의 기술 발표에 대해 '독자 생태계 구축 속도가 예상보다 빠르다'고 평가하면서도 '현재까지는 양산 검증이 필요한 단계'라고 신중한 입장을 밝혔다. SemiWiki 등 전문 매체는 '화웨이가 더 이상 칩을 축소할 수 없다면 접는 방식으로 진화하는 것'이라고 표현했다.

국내 팹리스 및 EDA 업계 관계자는 '화웨이의 LogicFolding이 실제 양산 수준으로 검증되면, 미세공정 없이도 고성능 AI 반도체가 가능하다는 사례가 생기는 것'이라며 '중장기적으로 공정 경쟁보다 아키텍처 경쟁을 촉발할 수 있다'고 말했다.

향후 관전 포인트는 LogicFolding의 양산 전환 시점과 성능 검증 결과다. 화웨이가 올해 하반기 자사 AI 가속기 칩에 이 기술을 적용한 결과물을 공개할 가능성이 거론되며, 글로벌 반도체 업계는 설계 혁신이 공정 미세화를 대체할 수 있는지 여부를 주시하고 있다.

전문가들은 LogicFolding이 단기 성과보다 중장기 기술 방향성에서 의미가 크다고 본다. 설계 구조 혁신이 소재·패키징 혁신과 맞물릴 경우, 국내 첨단 패키징 소재 기업들에게는 새로운 수요 창출 기회가 될 수 있다는 분석도 나온다. 소부장 업계 입장에서 화웨이의 행보를 단순한 경쟁사 이슈로 치부하기 어렵다는 시각이 확산되고 있다.